Travaux Dirigés d’Electronique Numérique Combinatoire et ...bertrand.granado.free.fr/LE201/LE201/Travaux_Diriges_files/tdtotal.pdf · On se propose, en utilisant les sorties logiques

Travaux Dirigés d’Electronique NumériqueCombinatoire et Séquentielle

Licence d’Ingéniérie Electronique

Hiver 2016

Licence d’Ingénierie Electronique 2 2015-2016

TD 1 : Méthodologie

1. BreakOut

Le jeu Breakout, ou casse brique, consiste à faire rebondir une balle sur une raquette et àdétruire des briques dès que la balle les touche. Ce jeu date de 1976, il est visible sur lafigure suivante :

On désire faire une version Breakout’2014, il est bien évidemment hors de question de selancer sans avoir décomposer le problème lié à la réalisation de ce jeu. Pour cela nous allonsutiliser la méthode SADT.

(a) Faite le diagramme du niveau A-0 de Breakout’2014

(b) Identifier 3 actions principales nécessaires pour réaliser pour ce jeu

(c) Réaliser un diagramme A0 intégrant les 3 actions principales que vous avez identifié.

(d) Nous nous intéressons à l’action correspondant à la gestion du jeu dans laquelle il fautgérer les briques, gérer la raquette, gérer la balle, gérer la partie et gérer le score. Faitesle diagramme correspondant à la gestion du jeu et reliez le au diagramme de niveauA0.

(e) Dans le diagramme de la gestion du jeu nous nous intéressons à la gestion du score.Identifiez les actions nécessaires à la gestion du score.

(f) Faites le diagramme correspondant et reliez-le au diagramme de niveau supérieur.

(g) Dans le diagramme de la gestion du jeu nous nous intéressons à la gestion de la raquette.Identifiez les actions nécessaires à la gestion de la raquette.

(h) Faites le diagramme correspondant et reliez-le au diagramme de niveau supérieur.



2. Gestion de l’affichage

L’affichage est réalisé sur un écran au standard VGA (Video Graphic Array). Dans ce stan-dard datant de 1987, les écrans étaient alors des écrans à tube cathodique ou CRT (CathodeRay Tube), un spot lumineux traverse l’écran, comme on peut le voir sur la figure 1. Pourgérer la traversée de ce spot, il est nécessaire d’avoir deux signaux de synchronisation :

• Un signal HS de synchronisation horizontale qui va permettre au spot de passer d’uneligne à une autre, en fait de faire un retour à gauche de l’écran.

• Un signal V S de synchronisation verticale qui va permettre un retour du coin en bas àdroite de l’écran au coin en haut à gauche de l’écran.

Figure 1: Principe de l’affichage VGA

Les valeurs des temps de synchronisation et d’affichage sont données par la table 1.



Symbole Paramètre Synchro Verticale Synchro HorizontaleTemps Horloge Lignes Temps Horloge

TS Durée synchro 16,7ms 416800 cycles 521 32µs 800 cyclesTDISP Durée affichage 15,36ms 384000 cycles 480 25,6µs 640 cyclesTPW Largeur pulsation 64µs 1600 cycles 2 3,84µs 96 cyclesTFP Noir avant pulsation 320µs 8000 cycles 10 640ns 16 cyclesTBP Noir après pulsation 928µs 23200 cycles 29 1,92µs 48 cycles

Table 1: Table des durées de synchronisation

Ces valeurs correspondent à un signal de synchronisation, qui a la même forme pour la syn-chronisation horizontale et la synchronisation verticale, et qui est représenté sur la figure 2.

Figure 2: Durée des temps de synchro pour l’affichage VGA

(a) A l’aide de la description du standard VGA identifiez 3 actions principales pour réaliserl’affichage

(b) Réalisez le diagramme correspondant et connectez-le au diagramme réalisé à la ques-tion 1c

(c) Pour les 3 actions que vous venez d’identifier, réalisez 3 diagrammes correspondantset reliez-les au diagramme de niveau supérieur.




TD 2 : Algébre de Boole

1. Algèbre de BooleDémontrer les lois de l’algèbre de Boole suivantes en vous aidant des autres lois de cetalgèbre :

• a.b = a+b

• a+b = a.b

2. Démontrer que :

• a⊕1 = a

• a⊕b⊕ (a.b) = a+b

• a⊕a = 0

3. Mettez sous forme canonique, disjonctive et conjonctive, les fonctions s dont les tables devérités sont données par les tables 2.

a b c s a b c s0 0 0 1 0 0 0 10 0 1 0 0 0 1 00 1 0 1 0 1 0 00 1 1 0 0 1 1 01 0 0 0 1 0 0 11 0 1 1 1 0 1 11 1 0 0 1 1 0 11 1 1 1 1 1 1 0

Table 2: tables de vérité

4. Simplifiez les expressions suivantes sans utiliser les tableaux de Karnaugh :

• s = a.b.c+a.b.c+a.b+ c

• s = b.d + c.d + c.d +a.b.c.d +a.b.c

5. Ecrire les équations boolèennes simplifiées issues des tableaux de Karnaugh de la figure 3.

6. Le feu de croisement

La figure 4 montre l’intersection entre une route principale et une route secondaire. Descapteurs de voitures ont été placés le long des voies C et D (route principale) et des voies Aet B (route secondaire). Les sorties de ces capteurs sont à l’état logique 0 quand il n’y a pasde voitures et à l’état logique 1 quand il y en a.



0

0

0

1

1

1

1

0

0 0

0 1

1 1

1 0

1 1

1

X

X

X

X

a

bc d

0

0

0

1

1

1

1

0

0 0

0 1

1 1

1 0

1

1

1

a

bc d

0

0

0

1

1

1

1

0

0 0

0 1

1 1

1 0

1

1

1 X

X

a

bc d

0

0

0

1

1

1

1

0

0 0

0 1

1 1

1 0

1 1

1

a

bc d

1

1

1 1

1 1

1

1

11

11

Figure 3: Tableaux de Karnaugh

Figure 4: Feu de croisement

Le feu de circulation se trouvant à cette intersection est commandé par les règles suivantes:

• Le feu E-O est vert quand il y a des voitures dans les deux voies C et D.

• Le feu E-O est vert quand il y a des voitures dans C ou D et quand il y en a dans A ouB (ou pas du tout) mais pas dans les deux.

• Le feu N-S est vert quand il y a des voitures dans les voies A et B et qu’il y en a dansC ou dans D mais pas dans les deux.

• Le feu N-S est aussi vert quand il y a des voitures dans A ou B et qu’il n’y a pas devoitures dans C et D.

• Le feu E-O est vert quand il n’y a pas de voiture du tout.

On se propose, en utilisant les sorties logiques des capteurs A,B,C et D comme entrées, deconcevoir un système numérique qui commande le feu de circulation. Ce circuit a deuxsorties, E-O et N-S, qui prennent la valeur logique 1 quand le feu doit être vert.

(a) Etablir la table de vérité pour les sorties E-O et N-S.



Figure 5: Chronogramme à compléter

(b) Dessinez les tableaux de Karnaugh pour les sorties E-O et N-S.

(c) A partir des tableaux de Karnaugh, établissez l’équation logique la plus simple possiblepour chacune des sorties.

(d) Dessinez le schéma logique pour les sorties E-O et N-S avec les entrées A,B,C et D.

(e) Compléter les chronogrammes de la figure 5


TD 3 : Codage

1. Codage Base 2Coder en base 2 les nombres décimaux suivants:

• 1024

• 345

• 12

2. Codage Base 16Coder en base 16 les nombres binaires suivants:

• 100101

• 11110000

• 10101010

3. Codage Base 16Coder en base 16 les nombres décimaux suivants:

• 10

• 16

• 458

4. Codage DCBCoder en DCB les nombres décimaux suivants :

• 5

• 55

• 128

Comparer ces nombres avec leurs homologues codés en binaire standard.

5. Codage ASCII : nombresSachant que le code ASCII de 0 vaut 30H coder en ASCII les nombres décimaux suivants :

• 31

• 3

• 458

6. Codage ASCII : lettresSachant que le code ASCII de a vaut 61H coder en ASCII les mots


TD 3 : Codage

• jour

• nuit

• unité

7. Codage en complément à 2Coder en complément à deux sur 8 bits les nombres décimaux suivants:

• 34

• -23

• -128

• 0

8. Doigt vers Binaire

Lorsque les enfants sélénites, qui n’ont que 4 doigts (le majeur, l’annulaire, l’auriculaire etle pouce), apprennent à compter sur les doigts, la notion d’ordre n’est pas leur priorité. Celaa pour conséquence que, pour eux, lever en même temps le majeur et l’annulaire ou bienl’auriculaire et le pouce produit le même résultat, à savoir ici la représentation du nombre 2.Si ils lèvent simultanément le pouce, le majeur et l’auriculaire ou bien l’annulaire, le pouceet le majeur cela représentera pour eux le même nombre, à savoir 3.

Il vous ait demandé ici de réaliser un circuit qui a en entrée 4 bits représentant les 4 doigtsde la main d’un enfant sélénite et en sortie N bits codant l’information représentée par cesdoigts en base 2.

Un bit en entrée du circuit est à 1 lorsque le doigt correspondant est levé, sinon il est à 0.

(a) Déterminez le nombre N de bits nécessaire en sortie du circuit.

(b) Dressez la (ou les) table(s) de vérité réalisant ce codage.

(c) Déterminez les équations booléennes de toutes les sorties du circuit.

(d) Faites le schéma du circuit.

9. Code binaire naturel et binaire réfléchi (code Gray) Pour des entiers naturels allant de 0 à 7,représenter sur deux colonnes adjacentes le codage de ces entiers en binaire naturel (cba) eten binaire réfléchi ou code Gray (gba). Exprimer et simplifier les variables logiques g, b eta en fonction des variables c, b et a. En déduire une méthode simple de transcription d’unchiffre codé en binaire naturel en code binaire réfléchi. Même questions en intervertissantgba et cba.


TD 4 : Fonctions Logiques Complexes

1. Etude d’un comparateur logique

On veut comparer 2 mots de 4 bits A et B. Si on considère les deux bits de même poids Ai etBi, trois solutions sont possibles : soit Ai est plus grand que Bi, soit Ai est plus petit que Bi,soit ils sont égaux.

• Donner l’expression des fonctions logiques Ei,Gi et Pi exprimant respectivement lefait que Ai = Bi, Ai > Bi et Ai < Bi. On cherchera pour Ei une expression simple.Le comparateur étudié comporte, outre les 2 mots de 4 bits à comparer, 3 entrées quirésultent d’une éventuelle comparaison de bits de poids inférieur. Ces entrées sont lessuivantes :

– (A < B)in indique que la comparaison des bits de poids inférieur donne A < B– (A > B)in indique que la comparaison des bits de poids inférieur donne A > B– (A = B)in indique que tout les bits de poids inférieur sont égaux.

On admettra qu’une seule de ces entrées peut être active.

• Exprimer en fonction des fonctions Ei,Gi et Pi définies plus haut, les différentes pos-sibilités qui imposeront un niveau actif sur la sortie (A > B)out puis sur la sortie (A <B)out . On pourra considérer les bits de poids le plus fort puis descendre jusqu’aux bitsde poids faible.

• Donner l’expression de la sortie (A = B)out .On désire maintenant étudier la génération de la sortie (A > B)out . La démarche pourréaliser cette fonction peut s’exprimer de la manière suivante : A est plus grand que Bsi A n’est pas plus petit que B et que A n’est pas égal à B.

• Donner l’expression de (A > B)out en adoptant cette démarche.

• Décrivez en VHDL un composant qui compare 2 mots de 4 bits et qui répond à ladescription précédente.

• Comment peut on associer 2 circuits de ce type pour comparer 2 mots de 8 bits?

• Décrivez en VHDL un composant qui compare 2 mots de 8 bits en utilisant des com-parateurs 4 bits.

2. Etude d’un décodeur VGA

On souhaite réaliser un décodeur permettant d’associer l’appui sur un bouton à une couleuraffichée sur un écran VGA.

On dispose de 4 boutons (Bouton0, Bouton1, Bouton2, Bouton3) dont les sorties sont à 0s’ils sont relevés et à 1 s’ils sont enfoncés.


TD 4 : Fonctions Logiques Complexes

Bouton0 rougeBouton1 bleuBouton2 vertBouton3 jaune

Table 3: Correspondance Bouton - Couleur

Figure 6: Schéma global du système d’affichage

Lors de l’appui sur un bouton, la couleur associée à ce bouton doit être affichée sur un écranVGA. Pour ce faire, un vecteur de 3 bits RGB (R pour red, G pour green et B pour blue) estenvoyé à un pilote d’écran VGA. On choisit l’association donnée dans le tableau 3.

Le tableau 4 donne la correspondance entre la couleur affichée et le code RGB.

RGB Couleur

000 Noir001 Bleu010 Vert011 Cyan100 Rouge101 Magenta110 Jaune111 Blanc

Table 4: Codes RGB des huit couleurs affichables sur l’écran VGA

Le schéma de la figure 6 représente le système global d’affichage.

Décrire la table de vérité du décodeur ayant en entrée les 4 signaux des boutons et en sortiele vecteur RGB. Donner les équations de R, G et B. On suppose que lorsqu’aucun bouton n’estappuyé, la couleur blanche est codée et que lorsque deux boutons ou plus sont appuyés, lacouleur noire est codée.


TD 5 : Arithmétique Combinatoire

1. Additionneurs à propagation de retenueOn désire réaliser un montage effectuant l’addition de 2 mots de 4 bits A et B en tenantcompte d’une éventuelle retenue Cin. Le résultat de cette opération est disponible sur S quiest un mot de 4 bits et sur Cout qui est la retenue de cette addition.

La première solution consiste à mettre en cascade plusieurs cellules additionneur 1 bit avecretenue. Les entrées d’une telle cellule sont les 2 bits des mots à additionner Ai et Bi, et laretenue de l’addition des bits de poids inférieur Ci. Les deux sorties sont la somme de ces 3bits Si et la retenue Ci+1.

(a) Exprimer les fonctions logiques Si et Ci+1 en fonction de Ai, Bi et Ci.

(b) Dessiner le schéma complet d’un additionneur 1 bit avec retenue.

(c) Si on considère qu’une couche logique a un temps d’établissement T entre le momentoù ses entrées sont stables et le moment où sa sortie est valide, donner le temps decalcul de la somme Si et de la retenue Ci+1.

(d) Donner le schéma d’un additionneur 4 bits complet à partir de cellule additionneur 1bit.

(e) Quel est alors le temps d’établissement de S0, S1, S2, S3 et C4? Quel serait le tempsd’établissement d’un additionneur 8 bits, 64 bits et plus généralement N bits basé surce principe ?

(f) Quel est le principal défaut d’une telle conception?

(g) Décrivez en VHDL un additionneur 1 bit.

(h) Décrivez en VHDL un additionneur 4 bits à propagation de retenue.

2. Additionneur à sélection de retenueOn considère un additionneur à propagation de retenue sur 8 bits. Cette structure peut êtreenvisagée comme la juxtaposition de deux blocs additionneurs de 4 bits, reliés par le bit deretenue C4.

(a) Faite un schéma de l’additionneur ainsi réalisé avec les deux blocs de 4 bits.

(b) Quelles hypothèses peut-on faire sur la valeur de C4 ?

(c) Comment modifier la structure de l’additionneur pour être capable de faire simultané-ment les additions correspondantes à toutes les valeurs possibles de C4 ?

(d) Quel module logique rajouter pour sélectionner le calcul correspondant à la bonne hy-pothèse de C4.

(e) Sachant que le temps de traversée de ce module est équivalent à 2T , quel est le tempsd’établissement d’un additionneur 8 bits basé sur cette nouvelle architecture appeléeadditionneur à sélection de retenue.


TD 5 : Arithmétique Combinatoire

(f) Conclure sur les avantages et les inconvénients de l’addition à sélection de retenue parrapport à l’addition à propagation de retenue.

3. Additionneur soustracteur en complément à 2On désire réaliser un additionneur-soustracteur à l’aide d’un additionneur. Cet additionneur-soustracteur sera contrôlé par une variable extérieure CD. Si CD = 0, S sera le résultat de Aplus B. Si CD = 1, S sera égal à A moins B.

• Proposer un montage réalisant le complément à 1 de B commandé par la variable CD.

• Après avoir rappelé la différence entre le complément à 1 et la complément à 2, pro-poser un montage complet d’additionneur-soustracteur commandé par CD.

4. Multiplieur combinatoire

(a) Etablissez la table de vérité d’un multiplieur 1 bit ayant en entrée deux variables a et bet en sortie une variable p.

(b) A l’aide de multiplieurs 1 bit et d’additionneurs 1 bit, réalisez le schéma d’un multi-plieur 3 bits ayant en entrée une variable A et une variable B de 3 bits chacune et ensortie une variable P de 6 bits. On utilisera ici la technique de propagation de retenue.

(c) Si tp est le temps de propagation d’un multiplieur 1 bit et d’un additionneur 1 bit, déter-minez le temps de calcul d’une multiplication 3 bits avec le multiplieur précédemmentdéfini.

(d) Déterminez le temps de calcul de deux multiplications successives avec ce multiplieur.


TD 6 : Bascules D

Figure 7: Montage

Figure 8: Chenillard

1. Bascules D.

Dessinez sur la figure 7 le chronogramme correspondant aux sorties Q et Q de la bascule Dreprésentée par le montage de la même figure.

2. Chenillard

(a) A l’aide des sorties du montage de la figure 8, on veut réaliser les fonctions S1, S2, S3et S4 telles que :

S1=1 si Q1=Q2=0, S2=1 si Q1=1 et Q2=0,S3=1 si Q1=Q2=1, S4=1 si Q1=0 et Q2=1

Déterminer les équations logiques des 4 fonctions S. Donner la succession des états deQ1 et Q2 puis tracer les chronogrammes des Si.

(b) On connecte les sorties Si à des LED s’allumant si Si=1 et restant éteintes sinon.Qu’observe-t-on sur l’ensemble des 4 LED connectées à S1, S2, S3 et S4 lorsque lafréquence de l’horloge vaut 1 Hz ? Lorsqu’elle vaut 100 Hz ?

3. Registre à décalage


TD 6 : Bascules D

E

H

D Q

Q

D Q

Q

D Q

Q

D Q

Q

Q4 Q3 Q2 Q1

S

Figure 9: Registre à décalage

Un registre à décalage est constitué de N bascules D mises en série de la manière indiquéesur la figure 9; dans ce cas, le registre comporte 4 bascules, toutes reliées à une horlogecommune H de période T.

On a accès à l’entrée E, à la sortie S et au mot de 4 bit "interne" Q = Q4Q3Q2Q1 ( Q4 = MSBet Q1 = LSB). A tout instant, l’état du registre est déterminé par la valeur du mot Q ; on passed’un état à un état suivant à chaque front montant d’horloge. Par exemple, de Q = 0110, onpasse à 0011 (si E = 0) ou à 1011 (si E = 1).

(a) On part de l’état Q = 1011, et on demande de donner la liste des 5 états suivants dansles 4 cas 3(a)i, 3(a)ii, 3(a)iii et 3(a)iv indiqués ci-dessous. Compléter les tableaux A,B, C et D. Donner la valeur décimale VD correspondante à chacun des états obtenus.

i. lorsque E = 0ii. lorsque E = 1

iii. lorsque E = Q3

iv. lorsque E = S

(b) Au bout de ces 5 états, quelle est la périodicité observée dans les valeurs successivesde Q dans chacun des cas (en régime permanent) ?N Q4 Q3 Q2 Q1 VD- 1 0 1 112345

tableau A : E = 0

N Q4 Q3 Q2 Q1 VD- 1 0 1 112345

tableau B : E = 1


TD 6 : Bascules D

N Q4 Q3 Q2 Q1 VD- 1 0 1 112345

tableau C : E = Q3

N Q4 Q3 Q2 Q1 VD- 1 0 1 112345

tableau D : E = S

N E Q4 Q3 Q2 Q1- 1 0 1 1123456789

1011121314tableau E : E = Q4 +Q3 +Q2

(c) On part toujours de Q = 1011, mais cette fois-ci on câble avec E = Q4 +Q3 +Q2.

i. Faire le schéma logique du montage avec un (ou des) OU à 3 entrées. Donner lasérie des états obtenus dans le tableau E.

ii. Montrer qu’au bout d’un certain nombre d’états (combien ?), il ne reste plus qu’unseul "1" qui "tourne" dans le registre. Porter alors sur le diagramme de la figure ??les signaux H et S. En régime permanent, quelle est la période de S ?

4. Liaison série RS232

Les liaisons série permettent la communication entre deux systèmes numériques en limi-tant le nombre de fils de transmission. La liaison série aux normes RS232 est un protocoled’émission-réception asynchrone présent dans beaucoup de systèmes électroniques. Afinque les éléments communicants puissent se comprendre, il est nécessaire d’établir un proto-cole de transmission : les différents bits sont transmis les uns à la suite des autres à chaquepériode d’horloge. Les données envoyées sont composées :


TD 6 : Bascules D

Figure 10: Transmission

• D’un Bit de start : la ligne au repos est à l’état logique 1. Pour indiquer qu’un mot vaêtre transmis la ligne passe à l’état bas avant de commencer le transfert.

• D’un octet : les 8 bits à envoyés sont ensuite transmis du poids faible au poids fort

• D’un Bit de stop : après la transmission, la ligne est positionnée au repos pendant 1période d’horloge.

La trame est représentée sur la figure 10

L’octet à envoyer doit être d’abord chargé en parallèle puis décalé en série pour être transmis.Pour cela une utilise des bascules D permettant de réaliser un chargement parallèle.

(a) La bascule D élémentaire nécessaire à ce composant est une bascule D disposant dedeux entrées supplémentaires : une entrée de chargement synchrone DLOAD pilotée parune autre entrée synchrone LOAD.Si LOAD est à ’1’, la sortie prend la valeur de DLOAD sur un front d’horloge, si LOADest à ’0’, la sortie prend la valeur de D (comme pour la bascule D simple).Donnez le schéma de cette bascule en utilisant celui d’une bascule D classique puisdonnez sa table de vérité.

(b) On utilise à présent les bascules décrites dans le 4a dont le schéma bloc est donné surla figure. Combien faut-il de bascules pour mémoriser le message complet ?

(c) Comment peuvent étre reliées les bascules entre elles de maniére à garantir le chrono-gramme de la figure 1 ? Par quelle opération commence-t-on pour charger l’octet enmémoire qui doit étre transmis ?

(d) Sur quelle bascule doit étre connectée la sortie du composant ?


TD 6 : Bascules D

(e) Dessinez l’état de toutes les bascules à chaque période d’horloge en donnant les valeurssuccessives de LOAD et des entrées DLOAD dans le cas où la donnée à transmettre est11000110B. Dans le protocole des liaisons séries, on peut ajouter un bit de parité, entrel’octet et le bit de stop, qui permet de vérifier s’il n’y a pas eu d’erreur de transmission(c’est-à-dire qu’à la réception un ’0’ peut avoir été reçu à la place d’un ’1’ par exemple).Dans le cas de la parité paire, le bit de parité est tel qu’il y a un nombre pair de bits àl’état ’1’ dans l’ensemble ’octet + bit de parité’ soit que la somme des bits à l’état ’1’ estpaire. Dans le cas contraire, on peut conclure qu’il y a eu une erreur de transmission.

(f) Imaginez un circuit permettant de mettre le bit de parité à la bonne valeur selon l’octetà envoyer.


TD 7 : Compteurs

1. Compteurs synchrones binaires purs par 2n. On souhaite réaliser un compteur synchronemodulo 8.

(a) Combien de bascules D sont nécessaires ?

(b) Etablissez la table de vérité de ce compteur.

(c) Donnez les équations des entrées Di des différentes bascules.

(d) Généralisez ces équations pour réaliser un compteur par 2n.

2. Compteurs synchrones.

On souhaite réaliser un compteur synchrone modulo 5.

(a) Combien de bascules D sont nécessaires ?

(b) Etablissez la table de vérité de ce compteur.

(c) Donnez les équations des entrées Di des différentes bascules.

(d) Etudiez l’évolution temporelle du compteur si, lors de la mise sous tension, ce dernierdémarre dans les états 6 ou 7.

3. Compteurs synchrones : analyse. Un compteur est réalisé à partir de 3 bascules D pilotéespar la même horloge Clk. Les entrées Reset asynchrones sont reliées. Les équations desentrées D sont :D0 = Q1 ·Q0 +Q1 ·Q2 +Q0.Q2

D1 = Q1 ⊕Q0D2 = Q1 ·Q0 +(Q1 +Q0) ·Q2

(a) Quel est le cycle de comptage ?

(b) Quelle particularité présente ce compteur ?

4. Compteurs par 10 synchrones programmables.On souhaite utiliser un compteur de décade programmable dont la table de vérité est in-diquée dans la figure 11. L’entrée Clear est asynchrone et active à 1. L’entrée Mode permetd’incrémenter ou de décrémenter le compteur. L’entrée Enable permet d’inhiber le compteur(sortie constante même en présence de fronts d’horloge). La sortie Max est à 0 et passe à 1lorsque les sorties indiquent 9 en mode incrémentation ou 0 en mode décrémentation.

(a) Comment pourriez-vous réaliser un compteur par 7 (de 0 à 6) en utilisant ce compteurprogrammable ?

(b) Donnez le schéma d’un compteur modulo 100 (de 0 à 99) en cascadant deux compteursprogrammables.


TD 7 : Compteurs

Figure 11: compt1

On ajoute au compteur de décade programmable précédent une entrée Load synchone et 4entrées P0, P1, P2 et P3. Lorsque Load est à 1, les valeurs des entrées Pi sont chargées surles sorties Qi (chargement parallèle). Lorsque Load est à 0, on retrouve le fonctionnementprécédent. La table de vérité est indiquée dans la figure 12.

Figure 12: compt2

(a) A l’aide de ce compteur programmable, réalisez un compteur de 2 à 9.


TD 8 : Arithmétique pipelinée

1. On considère le circuit logique de la figure 13

Figure 13: f1

(a) Etablir l’expression de la fonction X2. Chaque porte possède un temps de propagationtp = 4,5µs.

(b) Etablir le temps de calcul de la fonction X2, puis de deux fonctions X2 successives, puisde n fonctions X2 successives. Le nombre de tâches successives réalisées étant trèsimportant on se propose de "pipeliner" ce montage à l’aide de bascules D synchoniséessur une horloge de période T.

(c) Proposer une architecture intégrant ces bascules D.

(d) La période T est choisie parmi les valeurs suivantes: 4µs, 4,5µs, 5µs, 8µs et 9µs. Choisirla période la plus appropriée.

(e) Les entrées sont successivement (A0, B0,C0, D0), puis (A1, B1,C1, D1), et ainsi desuite. . . Les entrées (A0, B0,C0, D0) sont actives à t < 0; Etablir de t = 0, à t = 5T,où se trouvent les variables associées à chaque ensemble d’entrées.

(f) Quel est le temps de 3 calculs successifs?

2. On considère le circuit logique de la figure 14, où F1, F2, F3, F4 et F5 sont des fonctionscombinatoires dont le temps de propagation est tp. L’entrée est un vecteur X sur 5 bits et lasortie un vecteur Y sur 5 bits.



Figure 14: f2

Le nombre de tâches successives réalisées étant très important on se propose de "pipeliner"ce montage à l’aide de bascules D synchronisées sur une horloge de période T.

(a) Proposer une architecture optimale. Choisir la période T.

(b) Comment modifier le montage si les fonctions F2 et F4 ont un temps de propagation de2tp?

3. Multiplieur Pipeliné On reprend le multiplieur étudié au TD n◦4 qui possède 2 entrées A (a2a1 a0) et B (b2 b1 b0) de 3 bits et une sortie P de 6 bits (p5 p4 p3 p2 p1 p0). On considèreque l’additionneur 1 bit et le multiplieur 1 bit ont un temps de propagation tp identique.

(a) Etablir le temps de calcul d’une puis de deux multiplications successives.

(b) Proposer une architecture cadencée sur un signal d’horloge de période T pour optimiserla durée des calculs, dans le cas où le nombre de calculs est très important. Vous pouvezajouter des bascules symbolisées par des carrés sur le schéma de la figure 15. Lesmultiplieurs ne sont pas représentés pour simplifier.

(c) Choisir la valeur de T et établir le temps de calcul d’une puis de deux multiplicationssuccessives.

(d) Si tclk est pris proche de tp, estimez l’accélération de ce multiplieur par rapport aumultiplieur simple du TD4.



Figure 15: multiplieur


TD 9 : CAN - CNA

1. CAN à rampe

On veut convertir une tension continue U0 variant de 0 à U0max, en un mot binaire codé surquatre bits. Pour cela, on compare cette tension à une rampe linéaire. Tant que la rampe resteinférieure à U0, on incrémente régulièrement un compteur tout les T0. Si la rampe dépasseU0, on arrête alors le comptage. Ceci est réalisé par le schéma de la figure 16.

Fonctionnement général

(a) En quoi ce montage constitue-t-il un convertisseur Analogique - Numérique ?

(b) Où se trouve le résultat final ?

(c) Identifier sur la figure les différentes parties précitées et expliquer le fonctionnementde ce convertisseur. On pourra partir d’un temps t = 0, où le condensateur est déchargéet les compteurs réinitialisés.

(d) Déterminer la durée de conversion et le moment où le mot est mémorisé.

Figure 16: CAN à rampe


TD 9 : CAN - CNA

Calcul des composants

(a) Exprimer X en fonction de H0 et des Qi du compteur A.

(b) On considère I0 comme un courant constant. Exprimer V+ en fonction de t, I0, R0, C0et T0 (période de l’horloge H0) quand l’interrupteur est ouvert (X = 0) et quand il estfermé (X = 1). Déterminer la valeur maximale de V+. Quelle sera la valeur maximalede U0 que l’on pourra convertir ?

(c) En déduire l’expression de C0 en fonction de I0, T0, U0max et du nombre de bits N pouravoir une résolution optimale. A.N : I0 = 200mA ; T0 = 1ms ; U0max = 5V et N = 4bits.

(d) Quel est alors le temps de conversion ?

(e) Avec les valeurs des composants établies précédemment, compléter les chronogrammesde la figure 17 pour U0 = 3,05V .

(f) Quelles valeurs de U0 seront converties avec le même résultat que celui établi en ?? ?

(g) Calculer R0 pour avoir une tension en fin de décharge inférieure à 1% du maximumatteint.

(h) Ecrire la table donnant la valeur en volt déduite de NC (c’est-à-dire la valeur décodéede NC lue sur ce voltmètre) en fonction de NC. Quelle est la précision de ce CAN ?

2. CNA R/2ROn considère le convertisseur numérique analogique de la Figure 18. Ce convertisseur

possède une entrée numérique X codée sur 4 bits X0 X1 X2 X3, où X0 est le LSB (bit de poidsfaible) et X3 est le MSB (bit de poids fort). La sortie est une tension analogique Vout . Latension d’alimentation est E = 5V.

(a) On considère X0 = 1 et X1 = X2 = X3 = 0. En utilisant le théorème de Thévenin,déterminer l’expression de Vout en fonction de X0 et E. On appliquera le théorème deThévenin en modifiant le circuit plusieurs fois de suite.

(b) On considère X3 = 1 et X0 = X1 = X2 = 0. En utilisant le théorème de Thévenin,déterminer l’expression de Vout en fonction de X3 et E.

(c) En déduire l’expression de Vout en fonction de X3, X2, X1, X0 et E.

(d) Convertir les données suivantes :

X3X2X1X0 0 0 0 0 0 0 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 1 1 0 1 1 1 1Vout

(e) Quel est le pas de progression du convertisseur ?


TD 9 : CAN - CNA

Figure 17: Diagramme CAN à rampe

3. On considère le convertisseur analogique-numérique de la Figure19. Ce convertisseur con-vertit la tension analogique U0 en valeur numérique Y. H0 est un signal d’horloge de périodeTH . La donnée Y est codée sur 4 bits Y0 Y1 Y2 Y3; la donnée N est codée sur 4 bits N0 N1 N2N3. L’indice 3 correspond au MSB et l’indice 0 au LSB.

Le CNA est le même que celui de la Figure 18. Le niveau logique 1 est E = 5V et le niveaulogique 0 est 0V. Le circuit travaille avec un cycle de 5TH. à t = 0, N3 = 1, N2 = N1 = N0 = 0à t = TH , N3 mémorise Data, N2 = 1, N1 = N0 = 0 à t = 2TH , N3 est conservée, N2 mémoriseData, N1 =1, N0 = 0 à t = 3TH , N3 et N2 sont conservées, N1 mémorise Data, N0 = 1 à t = 4TH ,N3, N2 et N1 sont conservées, N0 mémorise Data puis un front actif est envoyé sur l’entréehorloge de la bascule D à t = 5TH , on reprend à t = 0

On pose que N3 et Y3 sont respectivement le MSB de N et le MSB de Y. Le comparateurlogique fournit une donnée Data = 1 si V+ > V− et une donnée Data = 0 si V+ > V− .Compléter les chronogrammes de la Figure 20. U0 est donnée sur le diagramme. PourVconv il faut préciser la valeur numérique en Volts. On considère le CNA initialisé: à t = 0 Y= 0 0 0 0

4. Système d’émission-réception On considère un système d’émission réception de données


TD 9 : CAN - CNA

Figure 18: CNA à résistance R/2R

Figure 19: CAN à approximations successives

Figure 20: Chronogramme


TD 9 : CAN - CNA

analogique. Les données sont transmises sous forme numérique et donc ce système nécessiteun CAN et un CNA (étudiés en 1. et 2.), comme indiqué dans la Figure 21.

Figure 21: Schéma Emission

On considère la fonction f(t) de la Figure 22. On effectue une prise d’échantillons sur leCAN tous les Te.

(a) Donner la valeur de X à chaque temps t = n.Te. et compléter le tableau de la pagesuivante. On considère que le CNA de la Figure 14 convertit la tension numériquereçue en valeur analogique g(t). La conversion est considérée pratiquement immédiate(car TH « Te).

(b) Dessiner la forme de g(t), sachant que la valeur de g(t) à t = n.Te est conservée pendanttoute la durée de Te.

t/Te 0 1 2 3 4 5 6f(t)

X3X2X1X0g(t)t/Te 7 8 9 10 11 12f(t)

X3X2X1X0g(t)


TD 9 : CAN - CNA

Figure 22: fonction f(t)


Documents

Travaux Dirigés d’Electronique Numérique Combinatoire et ...bertrand.granado.free.fr/LE201/LE201/Travaux_Diriges_files/tdtotal.pdf · On se propose, en utilisant les sorties logiques