FONCTIONS COMBINATOIRES AVANCEES

FONCTIONS COMBINATOIRES AVANCEES

CHAPITRE 4INTRODUCTION :Dans les systmes numriques, on utilise souvent des fonctions qui on justifi leurs ralisations en circuits intgrs. On note en particulier les dcodeurs, les multiplexeurs, les dmultiplexeurs et les circuits arithmtiques. Bien qu'ils soient plus ou moins remplacs actuellement par les systmes programmables (circuits logiques programmables et microprocesseur), ils sont encore utiliss.1. LES DECODEURS :La fonction de dcodage consiste faire correspondre un code prsent en entre sur n lignes, un autre code en sortie sur m lignes avec en gnral m n :n lignes m lignes

Dcodeur1.1. Dcodeur 1 parmi n:Ce type de dcodeur permet de faire correspondre un code prsent en entre sur n lignes une sortie et une seule active parmi les N = 2n sorties possibles. On le dsigne aussi par dcodeur m lignes vers n lignes. Pour comprendre le principe d'un tel dcodeur, tudions le dcodeur 1 parmi 4 ou2 vers 4, donn la figure 1 ; le niveau active des sorties est le 0, car c'est souvent le cas :Fig. 1 : Dcodeur 1 parmi 4 avec sorties actives sur niveau bas

Y0A DEC Y1B 1/4 Y2Y3

ENTREES SORTIESB A Y0 Y1 Y2 Y30 0 0 1 1 10 1 1 0 1 11 0 1 1 0 11 1 1 1 1 0Directement ou l'aide de la table de Karnaugh, on dtermine les quations de sorties :Fig. 2 : Logigramme de dcodeur 1 parmi 4

Y0 B A.A BY1 B A.Y2 B A.0YY3 A B.1YLe schma d'implmentation du dcodeur sera alors2Ycelui de la figure 2 ci-contre :Y329 Fonction TraiterLes circuits intgrs ralisant cette fonction contiennent des entres de validation comme G ou E permettant de slectionner le circuit. On peut citer comme exemple le double dcodeur 74LS156 dont le brochage et la table de fonction sont donns la figure 3 :Fig. 3 : Diagramme de brochage et table de fonctionnement du 74LS156

1.2. Dcodeur BCD 7 segments :Ce type de dcodeur permet de convertir le code BCD 4bits l'entre pour obtenir la sortie un code 7 segments permettant de commander un afficheur 7 segments permettant l'criture de tous les chiffres et aussi d'autres symboles comme le montre la figure 4 :Fig. 4 : Afficheur 7 segments

a

gf b

e c d

Identification des segments Dsignations numriques et rsultat de l'affichagePour mettre en quation ce type de dcodeur, il faut dresser la table de vrit suivante :Nombre BCD

ENTREES SORTIESdcoder D C B A a b c d e f g0 0 0 0 0 1 1 1 1 1 1 01 0 0 0 1 0 1 1 0 0 0 02 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 14 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 0 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 19 1 0 0 1 1 1 1 0 0 1 1Chapitre 4 Fonctions combinatoires avances 93La table de karnaugh de chaque segment permet alors d'obtenir les quations de ce dcodeur. Les 0 tant les moins nombreux, l'criture des quations de commande d'extinction des segments sera plus facile :a .A B. .C D A .C

b A . .B C A . .B C

c A . .B C

d A . .B C A . .B C A . .B Ce A

B .C

f A . .C D A .B .B C

g B . .C D A . .B CComme exemple de dcodeur, on peut citer le circuit intgr 74LS47 dont le schma de brochage et la table de vrit sont donnes la figure 5 :Fig. 5 : Diagramme de brochage et table de fonctionnement du 74LS47

2. LE MULTIPLEXEUR :Un multiplexeur permet de slectionner une entre parmi 2n pour transmettre l'information porte par cette ligne un seul canal de sortie. La slection de l'entre se fait alors l'aide de n lignes d'adressage. Pour comprendre le principe, considrons un multiplexeur quatre entres (figure 6), donc deux lignes d'adressage et une ligne de sortie :Fig. 6 : Multiplexeur 4 vers 1

0E

1E MUX Y

ADRESSES SORTIEB A YE2 4 vers 1E3

0 0 E0BA 0 1 E11 0 E21 1 E3Adresses

49 Fonction TraiterFig. 7 : Logigramme de multiplexeur 4 vers 1

De la table de vrit, on dduit l'expression logique de la sortie Y :

E3 E2 E1 E0

Y A . .B 0E

A .B. 1E

.A .B 2E

A . .B 3EY

Le schma d'implantation du multiplexeur 4 vers1 sera celui de la figure 7 ci-contre.B A

Les circuits intgrs ralisant cette fonction contiennent des entres de validation (Strobe - Enable)permettant de slectionner le circuit comme le 74LS151 qui est multiplexeur 8 vers 1 (figure 8) :Fig. 8 : Diagramme de brochage et table de fonctionnement du 74LS151

3. LE DEMULTIPLEXEUR :Le dmultiplexeur effectue l'opration inverse d'un multiplexeur savoir il permet de distribuer l'information prsente l'entre vers l'une des 2n sorties. La slection de la sortie se fait l'aide de n lignes d'adressage. Pour comprendre le principe, considrons un dmultiplexeur quatre sorties (voir figure 9), donc deux lignes d'adressage et une ligne d'entre :Fig. 9 : Demultiplexeur 1 vers 4

S0

DEMUX S1

E 1 vers4 S2

ADRESSES SORTIESB A S0 S1 S2 S30 0 E 0 0 0BA S3

0 1 0 E 0 01 0 0 0 E 01 1 0 0 0 EAdresses

Chapitre 4 Fonctions combinatoires avances 95A partir de la table de vrit, on dtermine les quations de sortie suivantes :S0 .E B A.

Fig. 10 : Logigramme de dmultiplexeur 1 vers 4

A B0SS1 .E B A. ES2 .E B A.1SS3 .E A B.2S3SLe schma d'implmentation du dmultiplexeur sera alors celui de la figure 10 ci-contre :Les circuits intgrs ralisant cette fonction contiennent des entres de validation (Strobe et Enable) permettant de slectionner le circuit comme le 74LS155 qui est un double dmultiplexeur 1 vers 4 dont le schma de brochage et la table de vrit sont donnes la figure 11 :Fig. 11 : Diagramme de brochage et table de fonctionnement du 74LS155

4. L'ADDITIONNEUR :4.1- Le demi-additionneur :C'est un circuit permettant d'effectuer l'addition de deux bits A et B pour gnrer leur somme et leur retenue C (Carry) comme le montre le schma et la table de vrit de la figure 12 :Fig. 12 : Le Demi-Additionneur

A

ENTREES SORTIESB A C0 0 0 0CB 0 1 1 01 0 1 01 1 0 169 Fonction TraiterA partir de la table de vrit, on peut crire les deux fonctions sous la forme suivante :

Fig. 13 : Le Demi-Additionneur

B A .A B A .B A B

C .A BCCe qui peut tre ralis par le circuit schmatis sur le logigramme de la figure 13 ci-contre.4.2- L'additionneur complet :Pour effectuer une addition de deux nombres binaires de n bits, on additionne successivement les bits du mme poids en tenant compte de la retenue de l'addition prcdente comme le montre l'exemple suivant :a3 a2 a1 a0b3 b2 b1 b0S3 S2 S1 S0C3 C2 C1 C0

Nombre A

Nombre B

Somme : S = A+B

Retenues

Il faut donc concevoir une cellule lmentaire appele additionneur complet et qui permet de raliser l'addition des bits ai et bi en plus de la retenue Ci-1 de l'addition prcdente. Un tel circuit est dfinit par le schma et la table de vrit de la figure 14 :Fig. 14 : Additionneur complet

aiSibi CiCi-1

ENTREES SORTIESai bi Ci-1 Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1A l'aide de la table de Karnaugh, on dtermine les quations de sorties suivantes :Si a i. ib . iC 1 a i.bi. iC 1 a i. ib . iC 1 a i.bi. iC 1 a i b

i C

i 1Ci a i.bi a i.bi.Ci 1 a i b.

i.Ci 1 a i.bi ai b

i .Ci 1Chapitre 4 Fonctions combinatoires avances 97Le schma d'implantation de l'additionneur complet sera celui de la figure 15 :Fig. 15 : Logigramme d'un additionneur complet

iaCi-1 bi

Ci

Si

Comme exemple d'additionneur complet de mots de 4 bits , on peut citer le circuit intgr 74LS83dont le schma de brochage et la table de vrit sont donnes la figure 16 :Fig. 16 : Additionneur 4bits 74LS83

5. LE COMPARATEUR :Un comparateur est un circuit permettant de dtecter l'galit de deux nombres et ventuellement d'indiquer le nombre le plus grand ou le plus petit.89 Fonction TraiterPour comprendre le principe, on va raliser un comparateur simple permettant de comparer deux mots de 1 bit. La table de vrit d'un tel comparateur est donne la figure 17 :Fig. 17 : Comparateur de 2 mots de 1 bit

Comparateur

ENTREES SORTIESB A S1:ABA AB0 0 0 1 00 1 0 0 11 0 1 0 01 1 0 1 0A partir de la table de vrit, on peut crire les trois fonctions sous la forme suivante :S1 A B.S2 .A BS3 1SS 3Le schma d'implantation de ce comparateur 2 bits sera celui de la figure 18 :Fig. 18 : Logigramme du comparateur de 2 mots de 1 bitB AA>B A=B A